随着特征尺寸的不断缩小，栅极对于沟道的控制能力减弱，因此必须引入新的器件结构以满足晶体管的要求。从时间上可以看到这种明显的趋势：平面工艺晶体管的特征尺寸缩小过程持续了数十年，之后到了2013年下半年16/14nm节点正式引入FinFET，然而FinFET仅仅维持了10年不到，2020年左右的3-5nm节点就必须转入GAA。
而GAA又能维持多久呢？可能没有过几年我们又必须去找下一代其他器件技术才能继续缩小特征尺寸。而使用新器件就意味着半导体工艺必须有较大的更新，带来的结果就是芯片设计的NRE成本大大上升。根据众焱电子小编估计，在7nm等先进节点，一款芯片的设计和流片一次性NRE成本高达数亿美元，这就意味着只有大公司才能玩得起，而类似于一些smt贴片打样厂却只能敬而远之了。
另外随着NRE成本快速提升，也意味着芯片的出货量只有足够大才能把一次性成本平均掉达到盈亏平衡（break even，BE）点。这就使得只有手机芯片之类出货量巨大，对平均成本非常敏感而又希望芯片性能定期升级的品类才会使用最新工艺。而且，除了一次性成本在快速上升之外，晶体管的集成度在随着特征尺寸缩小的同时上升速度也在减缓。
这是因为之前的特征尺寸缩小比较“实诚”，最小栅长、最小金属线宽都在同步以相同比例缩小，而在16nm以下的时候特征尺寸缩小往往只是指栅长缩小，最小金属线宽缩小的倍数并没有这么大。这就导致了实现相同功能的芯片随着特征尺寸缩小其芯片面积缩小倍数没那么大了。
根据分析，10nm节点的单位晶体管面积相对上一代节点缩小了37%，而到了7nm节点相对10nm节点单位晶体管面积缩小变成了20%-30%。这就意味着在最新的工艺节点，即使不考虑一次性成本，平均成本的下降也变小了。须知摩尔定律的主要动力就是成本下降，而在一次性成本快速提升但平均成本却下降有限的时代，摩尔定律的进一步发展动力就不那么强了。
除此之外，随着摩尔定律特征尺寸缩小，半导体电路的性能提升速度却在减缓。在摩尔定律发展的黄金时代，随着特征尺寸缩小器件，器件可以运行在更高频率；另一方面器件阈值电压也同步下降，因此每代工艺之间的电源电压也在下降。按照电路动态功耗的计算公式，CMOS数字电路的动态功耗和电源电压的平方成正比，和时钟频率也成正比，因此在同时降低电源电压和提高时钟频率的时候，虽然电路性能呈指数级提升，其功耗却不会上升，这也称为Dennard Scaling。
然而，Dennard Scaling在特征尺寸进入深亚微米（90nm）后开始失效，因为漏电流变得越来越严重，因此阈值电压无法随着特征尺寸下降而同步下降，这一方面导致器件的性能随着特征尺寸缩小的增长速度在变慢，另一方面意味着电源电压没法快速下降因此功耗指标随着特征尺寸缩小的收益也变小。
举例来说，当年摩尔定律的黄金年代0.18um工艺的额定电压是1.8V，当特征尺寸缩小到0.13um时额定电压也缩小到了1.2V，其特征尺寸和额定电压都以接近相同的比例（0.7倍）在缩小。到了28nm工艺时其额定电压是0.9V，而在特征尺寸缩小接近一半的16nm FinFET其额定电压为0.7V，特征尺寸缩小了接近一半但是额定电压的减小却没有那么显著。
到了10nm以下的节点，晶体管性能提升更是缓慢。虽然单个晶体管的速度还是随着特征尺寸缩小而提升的，但是芯片上的金属互联却在渐渐成为瓶颈。如之前的讨论，随着特征尺寸缩小我们同时也希望金属最小线宽也能同步缩小以增加集成度降低成本，然而随着金属线宽缩小它的阻抗却在上升，这就导致了金属线带来的RC延迟成为了芯片性能的瓶颈。结果就是在10nm以后的节点芯片性能随着特征尺寸缩小提升非常有限。根据高通的分析，10nm节点的芯片速度比上一代节点能提升16%，而到了7nm芯片速度相比10nm几乎不会有提升——你看到的7nm芯片比起上一代10nm芯片的性能提高几乎完全来自于芯片架构和电路设计而非特征尺寸缩小。此外，功耗的减小也变慢，10nm节点比起上一代半导体节点功耗可以减小30%，到了7nm节点相比10nm节点的功耗降低久只有10-25%了。
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